還有不到一個月，英特爾全新一代Meteor Lake系列處理器就要上市瞭。

作為酷睿品牌下極具裡程碑意義的一代產品，這代處理器被英特爾官方寄予厚望，不僅采用瞭全新的命名規則（酷睿 Ultra），同時還用上瞭目前最先進的封裝技術。

就在最近，英特爾正式對外展示瞭酷睿Ultra 1代處理器的部分技術細節，其中最大的亮點，莫過於處理器中集成的內存瞭。

在Foveros封裝技術下，這款CPU成品集成瞭16GB的三星LPDDR5X-7500內存，可提供120GB/s的峰值帶寬，甚至比目前頂尖的DDR5-5200與LPDDR5-6400還快。

塞進更多晶體管，全靠3D封裝

把內存塞進CPU，這不是英特爾第一次嘗試。在代號Sapphire Rapids-HBM的 Xeon Max處理器上，英特爾就集成瞭64GB的HBM2e內存。

這是一款面向高性能計算（HPC）和人工智能（AI）的高性能芯片，擁有56個基於Golden Cove架構的性能內核，在EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互連橋接）封裝技術的幫助下，這些性能內核一共構成瞭四個集群。

據英特爾稱，Xeon Max配備的HBM內存足以滿足最常見的HPC工作負載，並且與競爭對手的同類產品對比中，性能高出4.8倍。

簡單來說，在CPU內部的低延遲上集成高速的HBM內存，本身就比DDR4、DDR5等內存快上不少，在服務器產品上優勢會更大。

而最重要的是，集成瞭HBM內存的CPU，在價格上也更加優惠。

不過作為一項2.5D封裝技術，EMIB技術雖然在散熱、成本等方面具有優勢，更適合高存力、高算力的芯片。對於制程工藝不斷升級的消費級處理器來說，2.5D封裝技術並不太適合。

因此除瞭EMIB封裝技術外，英特爾還推出瞭3D封裝技術Foveros，該技術通過使用矽通孔(TSV)，在有源轉接板上集成不同類型的器件，搭配上更加靈活，同時提高瞭核心能力。

在2019年，英特爾首次在處理器平臺Lakefield上嘗試瞭Foveros封裝技術，在指甲蓋大小的芯片內塞進瞭1顆大核（Sunny Cove架構）和4顆小核（Tremont架構）共計5個核心，以及LPDDR4內存、L2和L3緩存和Gen11 GPU單元，組成瞭類似手機處理器的SoC系統。

從這裡就可以出來，在3D封裝技術下，整個處理器在嵌入更多模塊的前提下，實現瞭大幅瘦身。

對於長期以來被吐槽“擠牙膏”的酷睿芯片來說，僅憑制程工藝的提升，顯然跟不上消費者的需求，因此將先進封裝技術用在新一代芯片上非常好理解。

不過從目前網上透露的數據來看，酷睿14代桌面處理器仍然隻是13代處理器的頻率提升版本，因此集成瞭LPDDR5X內存的Ultra 1代處理器可能並不會這麼快就面向消費級市場。

3D封裝成大勢所趨，技術挑戰不容小覷

隨著芯片微縮愈加困難，而市場對芯片高性能的追逐不減，業界開始探索在封裝領域尋求突破，所以這幾年，諸如2.5D/3D的先進IC封裝技術已經成為代工廠、封測廠、IDM、芯片設計廠商以及EDA廠商都競相關註的一環。

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但由於成本的原因，高級封裝主要用於高端、面向利基市場的應用，如HPC等。3D封裝技術在HPC等主要的產業推動下迎來快速發展。據Yole 2022Q1發佈的先進封裝市場分析報告，先進封裝市場的整體收入預計將以10.11%的年復合增長率增長，從2021年的321億美元增長到2027年的572億美元。而封裝的各個細分類別中，尤以2.5D/3D封裝市場的年復合增長率最大，從2021年的67億美元增加到2027年的147億美元，高達14.34%。

不僅僅是芯片制造過程的最後一步，封裝正在成為芯片創新的催化劑。3D封裝技術允許將不同的芯片如CPU、加速器、內存、IO、電源管理等像樂高積木一樣拼湊起來，其主要優勢是能實現更好的互連能效，減少訪問延遲。例如3D封裝技術允許在計算核心附近放置更多的內存，因此可以減少總的佈線長度，提高內存訪問帶寬，改善延遲，提升CPU性能，也因此大大提高瞭產品級性能、功耗和面積，同時實現對系統架構的全面、重新思考。

如今，3D封裝已成為行業頂尖的芯片企業如英特爾、AMD、NVIDIA、蘋果等致勝的關鍵技術之一。雖然以3D IC為代表的異構封裝已經成為未來的重點發展方向，但落實新技術要面對不少棘手的問題。相比傳統的封裝技術，2.5D/3D IC異構封裝不僅僅是封裝廠技術的革新，更為原有的設計流程、設計工具、仿真工具等帶來挑戰。

首先，在進行2.5D/3D堆疊之後由於集成度的大幅度提升，發熱量變得更為集中，散熱是一大問題；其次，在芯片、中介層、基板膨脹、冷縮的過程中，需要保障機械應力的可靠性；再者, 芯片之間的高頻信號，需要滿足時序、信號完整性要求等問題；最後，芯片堆疊完成後，還需要測試上層芯片是否能正常工作，接線是否良好，堆疊過程中沒有被損壞等等。這些都是3D封裝需要面對的難題和挑戰。

3D封裝是全產業鏈共同配合的大業

因此，在這樣的背景下，3D封裝就需要供應鏈多個環節的支持，包括代工廠、封裝廠、EDA廠商、材料廠商等等。

在3D封裝方面，臺積電、三星和英特爾這樣的晶圓代工廠是中流砥柱。臺積電的“3D Fabric”、英特爾的“Foveros”以及三星的“X-cube”是三大代表的3D封裝技術品牌。根據市場研究公司 Yole Development 的數據，在2022年先進封裝的投資排名中，英特爾和臺積電分別占2022年全球先進封裝投資的32%和27%，三星電子排名第四（第三是日月光）。

熟悉臺積電的都知道，臺積電將其SoIC(系統整合芯片)、InFO(整合型扇出封裝技術)、CoWoS(基板上晶圓上芯片封裝) 等2.5D和3D先進封裝與芯片堆棧技術整合成為瞭“3D Fabric”品牌。據臺積電2022Q2財報說明會，目前臺積電為HPC應用開發的3DIC、SoIC技術已經大部分開始被客戶采用，臺積電還在日本成立瞭3DIC中心，並於今年6月份舉行瞭開幕儀式。

英特爾已將Foveros 3D封裝技術用於其Ponte Vecchio和Rialto Bridge GPU 以及 Agilex FPGA中，英特爾表示，采用 3D Foveros 封裝生產的芯片與標準單片（單芯片）芯片設計相比，在某些情況下具有極強的價格競爭力。英特爾於2021年5月宣佈將斥資35億美元用於新墨西哥Foveros晶圓廠。

三星在3D封裝方面的核心競爭力來自於TSV和 PoP技術。2022年6月，三星成立半導體封裝工作組，顯示瞭三星對包括3D封裝在內的先進封裝的看重。

除瞭代工廠，傳統的封裝廠商也在積極向3D封裝技術過渡。封測龍頭日月光是較具實力的一員。2022年6月封測龍頭日月光推出VIPack 3D先進封裝平臺，它是由六大核心封裝技術組成，包括日月光基於高密度RDL 的Fan Out Package-on-Package (FOPoP)、Fan Out Chip-on-Substrate (FOCoS)、Fan Out Chip-on-Substrate-Bridge (FOCoS-Bridge) 和Fan Out System-in-Package (FOSiP)，以及基於矽通孔(TSV) 的2.5D/3D IC 和Co-Packaged Optics。其他封測廠如安靠、長電科技、通富微電等也在3D封裝領域蓄力。

此外，要制造3D芯片，需要在制造設備和原材料領域出現新的技術創新。關鍵的重要材料之一是用於多枚芯片連接的ABF載板。ABF載板是IC載板中的一種，ABF載板可做線路較細、適合高腳數高訊息傳輸的IC，具有較高的運算性能，主要用於CPU、GPU、FPGA、ASIC等高運算性能芯片。近幾年如Chiplet等技術的發展進步，對ABF載板的需求加大，另外也存在如何提高連接速度、改善散熱性和成本削減等課題。目前包括欣興、景碩、南電、Ibiden、Shinko、AT&S等主要ABF載板供應商都進行瞭一定的擴產。

IC載板是一種介於IC半導體及PCB之間的產品，作為芯片與電路板之間連接的橋梁，可以保護電路完整，同時建立有效的散熱途徑。

但是3D IC封裝所面臨的難題，有時候單靠制造端是解決不瞭的，需要在芯片設計的一開始就提前規劃。3D IC封裝將不僅僅是“封裝”一個環節的事情，其更多體現在芯片和封裝的協同配合。

3D IC封裝最根本的挑戰來自於應用工具數據庫的轉變。芯片通用的GDS格式與PCB使用的Gerber格式有著根本上的差別，需要重新整合解決方案，以滿足先進封裝要求。此外，規模增長帶來的復雜性也是需要重點關註的問題。在做多晶粒(multi-die)時，面對日益龐大的系統，需要考慮能否承擔並驗證。還有一個值得註意的就是設計規劃，將多個芯片怎樣連接起來，用哪些工具去規劃，哪個文檔是正式“黃金參考”版本，都是需要事先確立的。隻有確立瞭規劃，才能夠進行後續的設計、驗證。此時就凸顯出EDA工具的重要性。

而這些正是西門子EDA這樣的EDA廠商的價值所在，西門子EDA有一套成熟的端到端的EDA解決方案，結合其Xpedition, HyperLynx和Calibre技術，實現瞭快速有效的設計至GDS 簽核。例如，在芯片仿真驗證階段，結合西門子HyperLynx和Calibre系列工具，可以處理die、package和PCB仿真的協同問題，而不再是專註於單一設計領域；在芯片封裝設計佈局階段，西門子Xpedition Package Designer提供高效能的先進封裝技術支持，以及智能佈局功能，能提升封裝設計佈局效率並縮短佈局時間；在測試階段西門子EDA Tessent 工具平臺基於工業分析，為3D IC提供集成並且流暢的EDA解決方案，通過靈活而完備的測試組合，實現提高測試覆蓋率、降低測試成本、追蹤良率問題的目標。

與此同時，EDA廠商與代工廠和封裝廠的協同合作也愈發重要。在這方面，西門子EDA已與臺積電、三星以及日月光等積極展開合作，為他們提供生態上的支持。

先進封裝為封測市場帶來核心增量

天風證券潘暕在4月7日的研報中表示，後摩爾時代，芯片性能提升難度增加，產生較大算力缺口，Chiplet通過同構擴展提升晶體管數量或異構集成大算力芯片兩大方案助力算力成倍&指數級提升，滿足ChatGPT大數據+大模型+大算力需求。先進封裝技術是Chiplet實施的基礎和前提，將成為封測行業未來主要增量。

據Frost & Sullivan數據預測，中國大陸封測市場2021-2025E CAGR 約為7.5%，2025年市場規模將達到3552億元，占全球封測市場約為75.6%。其中，中國大陸先進封裝市場增長迅速，2021-2025E CAGR約為29.9%，預計2025年中國先進封裝市場規模為1137億元，占比中國大陸封裝市場約為32.0%。

先進封裝主要包括扇出晶圓級封裝（FO）、晶圓片級芯片規模封裝（WLCSP）、2.5D/3D封裝和系統級封裝（SiP）等，可以在增強芯片性能效用的同時降低成本、保證良率，是後摩爾時代芯片發展的核心技術之一。在Chiplet的系統級架構設計下，通過2.5D/3D堆疊等先進封裝技術，使用10nm工藝制造出來的芯片可以達到7nm芯片的集成度，同時研發投入和一次性生產投入則比7nm芯片的投入要少的多。

浙商證券蔣高振在2月3日的研報中表示，現階段，我國尚未突破先進制程的瓶頸，通過Chiplet技術，可以嘗試通過成熟制程結合Chiplet技術，實現部分先進制程下的性能，為國內芯片制造業提供彎道超車機會。

在測試領域，東莞證券劉夢麟在3月28日的研報中表示，相比SoC封裝，Chiplet方案涉及大量裸芯片，封測過程需要將每一個單獨的Chiplet die進行CP測試，否則任意一die失效都會使整個封裝失效，提高成本代價。Chiplet測試量的增加將充分帶動芯片測試需求量增長。

文章來源： 半導體行業觀察，科創板日報，鎂客網