Vmin測試有啥用?

在可靠性測試中,除瞭之前談到的DVS測試,還有一種對screen outlier有效的方法即Vmin測試。今天我們就來聊一聊Vmin測試。

類似於IDDQ測試,Vmin測試也可以用於檢測制造缺陷。一般datasheet定義的Vdd規格為±10%。當芯片在最小工作電壓下工作時即(1-10%)*Vdd,部分margin的芯片將無法工作在正常頻率下。

還有一種叫做VLV(Very-low-voltage test)的測試,將電源電壓設置為CMOS晶體管閾值電壓(Vt)的2~2.5倍來測試。隨著IC Vdd的降低,VLV測試和Vmin測試的差異在逐漸消失,先進工藝中不需要做專門區分。

一般Vmin篩選包括以下步驟:

1. 使用減少的測試向量集,一般為全部測試向量的3%~15%,精簡測試向量可以縮短測試時間。精簡向量集一般包括stuck-at測試, delay測試,MBIST, LBIST, 功能測試等。找到Vmin值並保證在Vmin下芯片可以正常工作在給定的測試頻率下。

2. 在Vmin電壓下,跑完所有的測試向量,用以確認精簡測試向量下確定的Vmin是否能保證其他測試項可以pass。

確定Vmin測試後,一般需要在此基礎上增加一個guardband值。為什麼要加一個guardband的數值呢?考慮到工藝波動,不同IC本身之間就有差異(如corner樣品),在不同溫度條件、使用時間等因素的影響下,IC工作一段時間,Vmin會增加。提高Vmin數值是為瞭提高標準,排除極端影響。

具體guardband解釋,這篇文章寫得很清晰:

http://zhuanlan.icpchaxun.com/p/62698034

3. 還需要結合量產測試的一些數據,做統計分析,最終確定Vmin測試的合理電壓值。

與其他類型的測試相比,Vmin測試的重要優點是其簡單性和適用性。不需要特殊的測試生成,直接應用現有測試向量。有文章統計Vmin下降0.2%~0.8%,其中約20%的異常IC在老化中會表現出正或負的Vdd漂移,Vmin測試可以為我們提供一種篩片思路,當Burn in條件不具備,或臨時需要評估出貨風險等問題,可以通過Vmin測試加嚴篩片要求,並在一定程度上減少芯片出現EFR的問題。

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參考文獻:

System on chip Test architectures,Morgan.Kaufmann

Very-low-voltage testing for weak CMOS logic ICs, Hong Hao and Edward J. McCluskey

http://zhuanlan.icpchaxun.com/p/62698034

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