一转眼，惊觉岁月飞逝。时间已经是2018年12月28日。对12月最后的几天，我尤为地珍惜，天真地希望2018年能多点时间。这种情绪类似于：小时候被妈妈催著回家吃晚饭，妈妈嘴里念叨著“贪玩”，“不好好学习”，“别人家的孩子”等字眼。我慌里慌张想要掩盖自己身上一切能说明我调皮的痕迹，口袋里的弹珠落得满地都是。。。却满心愧疚，不敢去捡。想转CS，又不想放弃几年的微电子知识积累，从而希望数字IC能trade-off。不过后来发现，这是个过于简单的想法。所谓的数字IC，不是只有“0”和“1”。盯着人家的verilog敲上几百行，也无济于事。其实能用上的只有always和assign，还有模块的例化。胡诌了一番，开始进入正题：通过一个5级反相器的故事（环形振荡器）来示例数字IC的数字逻辑之外的东西。环形振荡器，是由奇数个非门输出端和输入端首尾相接，构成环状的电路。以下图为例：

其中任何一个连接的位置都可以引出输出信号。可以通过RTL代码例化verilog原语：

同时，再code相应的testbench:

然后再对上述电路进行行为级功能仿真：

仿真惊奇地停滞在：200ns(参考testbench延时)在环形振荡器原理图中，假设第一级反相器的输入端为低电平，经过5级反相之后，第5级反相器输出端必为高电平。在t=0时刻，此时电源(VDD)通过第5级反相器输出端对第1级反相器的输入电容充电，第一级反相器经过一级平均延迟时间Tdelay1之后，其输出状态发生转换。经过(Tdelay1+ Tdelay2+ Tdelay3+ Tdelay4+ Tdelay5)之后，第5级反相器输出端由高电平转换为低电平。接着第一级的输入电容将通过第5级的输出端放电，经过(Tdelay1+ Tdelay2+ Tdelay3+ Tdelay4+ Tdelay5)之后状态再次发生转换，完成一个振荡周期输出，如下图的方波信号。如果反相器各级的平均延迟时间相等，为Tdelay，即：多个反相器组成环形振荡器的一个脉冲周期为T=10 Tdelay综合后的时序仿真：振荡周期约为245M

布局布线后的时序仿真：振荡周期约为267M

数字IC和CS完全是不同的领域。数字IC的世界远非“0”和“1”那么简单。时序，是数字IC当中地位要超过逻辑功能的一个方面。另外，为什么要截出两张时序仿真的波形图呢？自然是为了说明数字IC另一个角色EDA工具和flow的重要作用。同时，说明仿真也只是预测和辅助的作用，物理实现后才会有一个最准确的分析。